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所谓组合逻辑电路，是指该电路在任一时刻的输出，仅取决于该时刻的输入信号，而与输入信号作用前电路的状态无关。组合逻辑电路一般由门电路组成，不含记忆元器件，输入与输出之间无反馈。常用的组合逻辑电路有译码器和多路选择器等。
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由于组合电路中不包含任何存储单元，所以组合电路的输出值可由当前输入值完全确定。这种确定的对应关系可以由真值表（true table）来描述。例如，对于有n个输入的逻辑电路，对应的真值表有2n种输入组合，每一种输入组合表示一组输入状态集，分别对应一个确定的输出。
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通常，真值表能够完全描述任何一种组合逻辑函数，但是表的大小随着输入个数的增加呈指数增长，而且不够清晰。
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描述逻辑函数的另外一种方法是逻辑表达式，可以通过布尔代数（Boolean algebra）实现。布尔代数中有3种典型的操作符：OR、AND和NOT。
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.OR（“或”）操作符，记为“+”，也称为逻辑和（logical sum）。如A+B，若A和B中至少有一位为1时，则结果为1。
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.AND（“与”）操作符，记为“·”，也称为逻辑乘（logical product）。如A·B，当且仅当输入值都为1时，其结果才为1。
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．NOT（“非”）操作符，记为“ ”，也称为逻辑非。当输入为0时，输出为1；当输入为1时，输出为0。
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门电路可以实现基本的逻辑功能。基本的门电路如下图所示，包括与门、或门和非门。
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通常在信号的输入或输出端加上一个“。”表示对输入／输出信号取非。任何一个逻辑表达式都可以用与门、非门和或门的组合来表示。如果允许某个门电路取非，那么任何一个逻辑图函数都可以仅用与门或仅用或门实现。常见的两种反向门电路为NOR和NAND，它们分别对应或门、与门的取非。NOR和NAND的门电路称为全能门电路，因为任何一种逻辑函数可以用这种门电路得以实现。
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译码器又称为解码器（decoder），译码器是一种多输入多输出的组合逻辑网络，它有n个输入端，m个输出端。与译码器对应的是编码器（encoder），它实现的是译码器的逆功能。译码器的框图如下图所示。
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每输入一个n位的二进制代码，在m个输出端中最多有一个有效。译码器的输入端和输出端之间应满足下列关系：
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m=2n时，称为全译码；当m<2n时，称为部分译码。
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数据选择器又称多路开关，它是以“与或”门或“与或非”门为主的电路。它可以在选择信号的作用下，从多个输入通道中选择某一个通道的数据作为输出。常见的数据选择器有二选一、四选一、八选一、十六选一等。
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数据选择器除有选择输入信号的功能外，还可利用它实现任意组合逻辑函数。例如四选一的数据选择器可以实现三个变量的组合逻辑函数，2n个数据输入的多路选择器可实现n+1个变量的组合逻辑函数。
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数据分配器又称多路分配器，它有一个输入端和多个输出端，其逻辑功能是将一个输入端的信号送至多个输出端中的某一个，简称DMUX，作用与MUX正好相反。数据分配器的核心部分实际上是一个带有使能端的全译码器，可以把数据分配器理解为是输出受X控制的译码器。
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所谓时序逻辑电路，是指电路任一时刻的输出不仅与该时刻的输入有关，而且还与该时刻电路的状态有关。因此，时序逻辑电路中必须包含记忆元器件。触发器是构成时序逻辑电路的基础。常用的时序逻辑电路有寄存器和计数器等。
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时钟信号是时序逻辑的基础，它用于决定逻辑单元中的状态何时更新。时钟信号是指固定周期并与运行无关的信号量，时钟频率（Clock Frequency，CF）是时钟周期的倒数。如下图所示，时钟周期（Clock cycle Time）由两部分内容组成：高电平和低电平。时钟边沿触发信号（Edge-triggered时钟周期locking）意味着所有的状态变化都发生在时钟边沿到来时刻。
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在边沿触发机制中，只有上升沿或下降沿才是有效信号，才能控制逻辑单元状态量的变。至于到底是上升沿还是下降沿作为有效触发信号，则取决于逻辑设计的技术。
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同步是时钟控制系统中的主要制约条件。同步就是指在有效信号沿发生时刻，希望写入单元的数据也有效。数据有效则是指数据量比较稳定（不发生改变），并且只有当输入发生变化时数值才会发生变化。由于组合电路无法实现反馈，所以只要输入量不发生变化，输出值最终会是一个稳定有效的量。
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触发器种类很多。按时钟控制方式来分，有电位触发、边沿触发、主-从触发等方式。
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按功能分类，有R-S型、D型、J-K型等功能。同一功能触发器可以由不同触发方式来实现。对使用者来说，在选用触发器时，触发方式是必须考虑的因素。因为相同功能的触发器，若触发方式选用不当，系统达不到预期设计要求。这里将以触发方式为线索，介绍几种常用的触发器。
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（1）电位触发方式触发器。当触发器的同步控制信号E为约定“1”或“0”电平时，触发器接收输入数据，此时输入数据D的任何变化都会在输出Q端得到反映；当E为非约定电平时，触发器状态保持不变。鉴于它接收信息的条件是E出现约定的逻辑电平，故称它为电位触发方式触发器，简称电位触发器。
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电位触发器具有结构简单的优点。在计算机中常用它来组成暂存器。
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（2）边沿触发方式触发器。具有如下所述特点的触发器称为边沿触发方式触发器，简称边沿触发器。触发器是时钟脉冲CP的某一约定跳变（正跳变或负跳变）来到时的输入数据。在CP=1及CP=0期间以及CP非约定跳变到来时，触发器不接收数据。
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常用的正边沿触发器是D触发器，下图给出了它的逻辑图及功能表。
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电位触发器在E=1期间来到的数据会立刻被接收。但对于边沿触发器，在CP=1期间来到的数据，必须“延迟”到该CP=1过后的下一个CP边沿来到时才被接收。因此边沿触发器又称延迟型触发器。
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边沿触发器在CP正跳变（对正边沿触发器）以外期间出现在D端的数据和干扰不会被接收，因此有很强的抗数据端干扰的能力而被广泛应用，它除用来组成寄存器外，还可用来组成计数器和移位寄存器等。
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至于电位触发器，只要E为约定电平，数据来到后就可立即被接收，它不需像边沿触发器那样保持到约定控制信号跳变到来才被接收。
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（3）触发器的开关特性。描述触发器的参数很多，其中既有描述传输延迟的参数，也有描述各输入波形宽度要求的参数，还有描述各输入波形之间时间配合要求的参数。如果在使用时不能满足参数的要求，电路就不能正常地工作。
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寄存器主要用来接收信息、寄存信息或传送信息，通常采用并行输入一并行输出的方式。由于一个触发器仅能寄存一位二进制代码，所以要寄存n位进制代码，就需要具备n个触发器。随着组成寄存器的触发器的触发方式不同，寄存器也有不同的触发方式，最常用的是正跳沿触发的D触发器，这种寄存器的各位在同一时刻（CP脉冲的上升沿作用下）接收信息。也有一些寄存器的信息接收是通过电位信号（使能G）控制的，即高电平触发，这种寄存器又称为锁存器，其主要用途是把一些短暂的信号锁存（锁住并保存）起来，以达到时间上的扩展。
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寄存器中除具有若干触发器以外，还应有门电路构成的控制电路，以保证信息的正确接收、发送和清除。
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在时钟信号控制下，将所寄存的信息向左或向右移位的寄存器称为移位寄存器。按照信息移动方向的不同，移位寄存器可以分为单向（左移或右移）及双向移位寄存器。按照信息的输入／输出方式不同，移位寄存器可以分为：串行输入—串行输出、串行输入-并行输出和并行输入-串行输出3种工作方式。从移位寄存器的外部特征来看，串行输入-串行输出的移位器仅需要一条数据输入线和一条数据输出线，而串行输入—并行输出的移位器需要一条数据输入线和多条数据输出线，并行输入—串行输出的移位器需要多条数据输入线和一条数据输出线。将串行输入信息变换成并行输出信息的过程，称为“串—并变换”，反之，将并行输入信息变换为串行输出信息的过程，称为“并—串变换”，这在计算机的接口电路中使用十分广泛。
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